英特尔、三星和台积电展示三维堆叠晶体管

在本周举行的 IEEE 国际电子器件会议上，台积电披露了他们对 CFET（CMOS 芯片所需的逻辑堆栈）的看法。

芯片公司正在从 2011 年开始使用的 FinFET 器件结构过渡到纳米片或全栅极晶体管。这些名称反映了晶体管的基本结构。在 FinFET 中，栅极控制电流流经垂直硅鳍。在纳米片器件中，鳍片被切割成一组带状，每条带状都被栅极包围。CFET 实质上是将较高的硅带堆叠起来，一半用于一个器件，一半用于另一个器件。英特尔工程师在 2022 年 12 月的《IEEE Spectrum》杂志上解释说，这种器件在单一集成工艺中将两种类型的晶体管--FET 和 pFET 叠加在一起。

专家们预计 CFET 将在 7 到 10 年后投入商用，但在此之前仍有大量工作要做。

英特尔是最早展示 CFET 的三家公司之一，早在 2020 年就在 IEDM 上推出了早期版本。这一次，英特尔围绕 CFET 最简单的电路--逆变器，报告了多项改进。CMOS 反相器将相同的输入电压发送到堆栈中两个器件的栅极，并产生一个与输入逻辑相反的输出。

英特尔元件研究组首席工程师马尔科-拉多萨夫列维奇（Marko Radosavljevic）在会前告诉记者："反相器是在单个鳍片上完成的。在最大扩展时，它的尺寸将是普通 CMOS 逆变器的 50%"。

英特尔的逆变器电路依赖于连接顶部和底部晶体管（黄色）的新方法，以及从硅片下方接触其中一个晶体管（灰色）的新方法。

问题在于，将两个晶体管堆叠成反相器电路所需的所有互连线路挤在一起，会削弱面积优势。为了保持紧凑，英特尔试图消除与堆叠器件连接时的一些拥塞。在今天的晶体管中，所有的连接都来自器件本身的上方。但在今年晚些时候，英特尔将采用一种称为背面功率传输的技术，使互连同时存在于硅表面之上和之下。利用这种技术，底部晶体管从下方而不是上方接触，大大简化了电路。由此产生的逆变器的密度质量称为接触多间距（CPP，即一个晶体管栅极到下一个晶体管栅极之间的最小距离），为 60 纳米。如今 5 纳米节点芯片的 CPP 约为 50 纳米。

英特尔的逆变器电路依赖于一种连接顶部和底部晶体管 [黄色] 的新方法，以及从硅片下方接触其中一个晶体管 [灰色] 的新方法。

此外，英特尔还将每个器件的纳米片数量从两个增加到三个，将两个器件之间的间隔从 50 纳米减小到 30 纳米，并采用改进的几何形状来连接器件的各个部分，从而改善了 CFET 堆栈的电气特性。

与英特尔的 60 纳米相比，三星采用了比英特尔更小的尺寸，显示了 48 纳米和 45 纳米接触式多间距（CPP）的结果，不过这些结果是针对单个器件，而不是完整的逆变器。虽然三星的两个原型 CFET 中较小的性能有所下降，但幅度不大，该公司的研究人员相信制造工艺优化将解决这一问题。

三星成功的关键在于能够对堆叠 pFET 和 nFET 器件的源极和漏极进行电气隔离。如果没有足够的隔离，这种被三星称为三维堆叠场效应晶体管（3DSFET）的器件就会泄漏电流。实现这种隔离的关键步骤是将涉及湿化学品的蚀刻步骤换成一种新型的干式蚀刻。这使得良好器件的产量提高了 80%。

与英特尔一样，三星也从硅片下方接触器件底部，以节省空间。不过，这家韩国芯片制造商与美国公司不同的是，在每个配对器件中只使用了1片纳米片，而不是英特尔的3片。据其研究人员称，增加纳米片的数量将提高 CFET 的性能。

与三星一样，台积电也成功实现了与工业相关的 48 纳米间距。其器件的与众不同之处在于采用了一种新方法，在顶部和底部器件之间形成一个介电层，以保持它们之间的隔离。纳米片一般由硅层和硅锗层交替形成。在工艺的适当步骤中，硅锗特定蚀刻方法会去除这些材料，从而释放出硅纳米线。台积电使用硅锗层将两个器件隔离开来，因为知道硅锗层的蚀刻速度比其他硅锗层快，所以使用了锗含量特别高的硅锗层。这样，隔离层就可以在释放硅纳米线之前分几步制作完成。