三星将于2025年在其2纳米工艺中引入背面电源技术 芯片面积最多减少19%

这将是三星和台积电之间的一场竞争，双方都希望推出各自 2nm 节点的最佳版本。对于三星来说，来自《朝鲜日报》的报道称，背面电源技术有望改变游戏规则，而且初步测试结果已经超出了该公司的目标。至于具体的测试，据说三星已将该技术应用于两个未命名的 ARM 内核，芯片面积分别减少了 10% 和 19%。

随着芯片面积的缩小，三星可以有效地开始批量生产标榜更小表面积的 SoC 设计，不仅如此，先前进行的测试还有助于成功地大幅提高性能和能效水平。正如报告所言，BSPDN 是一种尚未商业化的新工艺，但报告并未提及这是否是由于成本限制，或者是否没有过多考虑探索这项技术。

无论如何，顾名思义，背面电源是放置在芯片背面的电源线，它将电路和电源空间隔开。这有助于最大限度地提高效率，同时也为提高半导体性能提供了机会。目前，电源线被放置在晶圆的顶部，因为电路就是在那里绘制的，一开始这会为制造过程带来便利，然而，随着电路变得越来越精细，随着电路间隙的缩小，干扰就会出现，从而给设计和批量生产带来更多困难，三星和台积电均已开始探索 2 纳米等先进节点，将电路和电源线刻在一面变得越来越困难。

据说三星已经从一家日本初创公司获得了首批 2 纳米芯片订单，但目前还不清楚这批芯片是否采用了 BSPDN 技术。台积电还没有尝试使用背面电源技术的消息，因此从纸面上看，三星在这方面具有优势，但这种方法的成功与否还需要时间来证明。