美研究团队以“垂直堆叠”重新定义芯片扩展路线

该成果由该校格兰杰工程学院材料科学与工程系教授曹庆（Qing Cao）团队完成，其核心思路不是继续在二维平面上缩小器件尺寸，而是将电路“向上建楼”，通过单晶硅薄膜的低温层层叠加，构建单芯片三维集成结构。

过去六十年间，摩尔定律所描述的“晶体管数量定期翻倍”一直依赖于在一块平面硅片上不断缩小器件特征尺寸，但如今这一缩放路径正在遭遇量子效应和硅材料本身性质的硬性约束。 曹庆指出，从关键工艺参数如接触栅间距来看，当代工艺中的晶体管“已经很难再变小”，问题不再是工艺意愿，而是“受制于硅的固有材料属性以及量子力学的基本规律”。

在这种背景下，三维集成被视为继续提升计算密度的重要方向之一。 通过在垂直方向叠加逻辑与存储单元，芯片设计者不仅可以在同一占板面积内容纳更多晶体管，还能显著缩短层间互连路径，从而提高带宽并降低延迟。 当前产业界已在高带宽存储器（HBM）和AMD的3D V-Cache等产品中采用堆叠芯片技术，但这些方案大多依赖晶圆或裸片间的键合，受制于穿硅通孔（TSV）的尺寸和对准精度，层间互连密度仍存在天花板。

与现有堆叠技术不同，曹庆团队采用的是“单片式三维集成”（monolithic 3D integration）思路，即在已完成一层电路和金属互连的基底上，直接在其表面再构建新一层有源单晶硅器件，并通过高密度金属通孔实现精细垂直互连。 这一构想长期受制于热预算：传统高性能硅工艺往往需要接近1000摄氏度的高温，而业界普遍认为，一旦第一层电路及金属完成，再加热超过约400摄氏度就会对既有结构造成不可接受的损伤。 为规避这一问题，一些研究转而采用新材料制作上层器件，但这些器件在速度与可靠性方面普遍不及底层硅，从而影响整体性能。

曹庆团队选择继续使用单晶硅，但改变其“上片方式”。 研究人员首先在供体晶圆上制备超薄的单晶硅纳米膜，将其从晶圆上剥离成独立的自支撑薄膜，再通过类似“覆膜机”的卷对卷转移工艺，将这些膜片在不超过200摄氏度的温度下覆贴到已经加工好的目标晶圆表面。 得益于保持单晶结构，这些薄膜在完成器件加工后表现出与常规高温工艺硅晶体管相近的电学特性，同时又符合单片三维集成的严苛热预算要求。

器件结构的物理形态也是一大优势。 与传统需搬运厚度约500至700微米整片晶圆的堆叠技术不同，该团队使用的硅纳米膜厚度仅约10纳米。 在这一尺度下，硅薄膜能够发生柔性弯曲，顺应下层电路表面的微小起伏，实现更紧密的贴合，从而减少刚性晶圆键合中常见的空隙和空洞风险。 研究团队指出，这种形态使工艺流程更简化、成本潜力更低，也更有利于放大到晶圆级量产。

为进一步将工艺温度控制在安全区间，团队还对晶体管架构做出了调整。 传统CMOS工艺依赖多次高温掺杂以形成源漏结区，而该研究采用的是“无结晶体管”（junctionless transistor）方案，即在堆叠前就对超薄硅膜进行高浓度、均匀掺杂，再通过栅极对整个沟道进行调控。 超薄沟道厚度有助于实现有效的栅控能力，而高掺杂水平则有利于降低接触电阻，兼顾了导通性能与工艺可实现性。

在此基础上，研究团队在单芯片上堆叠了三层电路，每层包含625个晶体管，并通过垂直金属互连将三层结构串联成完整电路。 试验结果显示，三层晶体管在输出电流密度等关键指标上与传统高温工艺的块体硅器件相当，同时在芯片范围内表现出良好的一致性和极高的良率，器件性能还至少比采用替代材料的单片三维器件高出三到四倍。 基于这些堆叠器件，团队已经实现了三维逻辑电路以及静态随机存取存储器（SRAM）单元的原型验证。

SRAM的示例直观体现了三维集成的架构优势。 曹庆表示，以CPU和GPU中广泛使用的静态随机存取存储器为例，传统SRAM需要在同一平面上布置六个晶体管来存储一位信息。 通过垂直集成，可以将这六个器件分布到多层中，“就像用高层建筑替代摊大饼的郊区住宅区”，在保持功能不变的前提下大幅缩减占用面积，同时提高层间通信效率。

研究团队强调，这一成果的意义在于“可量产”，而非实验室中的一次性演示。 在目前展示的三层结构中，器件良率已经达到98%至100%，且器件间性能波动较小。 理论上，该工艺还可以在既有三层之上继续堆叠更多电路层，同时维持较高的速度和一致性，这为未来将工艺移交代工厂、走向实际半导体生产线奠定了基础。

该项目依托伊利诺伊大学格兰杰工程学院下属的高性能半导体芯片先进中心（Center for Advanced Semiconductor Chips with Accelerated Performance）推进，该中心的产业合作伙伴包括IBM、英特尔和台积电等大型芯片企业。 研究人员目前正筹划将这一单片三维集成单晶硅技术导入工业级代工体系，若能顺利落地，未来有望在商业芯片中看到这种“向上长高”的新型三维硅芯片，为摩尔定律在后硅时代寻求新的延展形态。