尽管Intel并不愿意过早透露其22nm 三栅制程的细节，但这并不能阻止外界对其制程工艺的合理猜测，虽然这些猜测目前还不能100%获得Intel的肯定。最近Semimd网站的Ed Korczynski就对Intel 22nm三栅制程中鳍漏源极杂质掺杂方法进行了很大胆的推测。在Intel正式对外公布22nm三栅制程之前，相信大家都听说过这两则新闻，一是半导体制造设备厂商应用半导体公司刚好完成了对另一家设备厂商Varian的收购，后者一直是业内唯一一家推出商用化的等离子体掺杂型（Plasma Doping）离子注入设备的厂家；另外一则则是应用半导体公司今年3月份自己也推出了首款基于共形掺杂（Conformal doping）技术（即各向同性离子注入）的Centura离子注入机型。虽然两家公司对这种设备的叫法不同，但这些设备的本质是相同的，即均是采用基于等离子体的技术来对半导体器件进行杂质掺杂操作，以下我们将这些装置统称为等离子体掺杂型设备（简称PLAD）。


大家都知道，应用材料公司虽然是半导体制造用设备业的大厂商，但是过去一直没有生产可用于离子注入的半导体制造用设备。而且目前离子注入设备市场还是以传统的射束扫描式离子注入设备（Scanning Beam Line implant,有时简称BL tool）为主流，包括Varian自己也是同时在生产BL tool和等离子体掺杂型离子注入两种机型。那么，是什么让应用材料公司忽然对离子注入设备，而且是相对冷门的等离子体掺杂型离子注入设备产生了兴趣？

在进一步展开之前，我们首先来了解一下什么是所谓的等离子体掺杂型离子注入设备？它与传统的射束扫描式离子注入设备有什么区别？

1958年，肖特基势垒二极管的发明人威廉.肖特基发明了射束扫描式离子注入设备，其本质是用高能定向离子束将需要掺杂的杂质离子射入晶圆内部，因为采用射束型设计，因此掺杂的定向性强（各向异性）。在平面型晶体管中，定向性强的特性并不会带来问题，但是在垂直型的三栅设计中，会遇到离子注入阴影区的问题，导致无法同时完成三栅晶体管中鳍上表面和侧墙的杂质掺杂工作，控制掺杂均一度相对困难。



PLAD则将晶圆放置在等离子气体中，将晶圆与电源负极连通，利用电源正负极间的电压差来驱动等离子气体中的正离子撞击晶圆表面。与射束扫描式离子注入设备入射角固定不同，由于PLAD中晶圆表面与等离子气体之间会生成一层贴合晶圆表面外形的正离子壳层(sheath)，其电场方向始终垂直于晶圆表面外形，因此相对容易控制复杂形状表面的掺杂浓度均一性。这是PLAD在共形掺杂方面的优势。

虽然在逻辑芯片制造领域比较冷门，但是五年多以来，Varian公司一直在为内存芯片厂商供货等离子体掺杂型离子注入机（简称PLAD），这种机型能够满足制作内存芯片用的双多晶硅栅离子注入（Dual Poly Gate implant）技术对注入剂量和注入能量的要求。在实际应用中，Varian生产的PLAD离子注入机的效能已经得到了充分的证明。不过在IC工业的其它领域，由于对大批量产品的制造过程采用严格的POR（processes of record，类似与汽车业常用的控制计划等过程控制手段）方法进行管制，产品生产商要改变制造方法其过程和手续非常繁琐，因此人们仍然在使用传统的离子束扫描型离子注入设备（scanning beam-line implant 有时简称为BL（Beamline）tool）。

但是，在Intel 22nm三栅制程中，晶体管的沟道和漏源极的位置是位于垂直于硅晶圆表面的鳍上，这样，由于我们此前的文章中介绍过的离子注入阴影区的存在，传统的离子束扫描型离子注入设备是无法一次完成鳍上漏源极和沟道部位的注入，而且注入的杂质浓度还很容易出现鳍上下位置不均一的问题。虽然并不是完全没有解决办法，比如大角度掺杂鳍侧壁时将鳍顶部用保护层遮盖起来，分多次完成离子注入等，但是其工序数量相对繁多。而PLAD则完成所有外露硅表面的杂质均匀注入的过程相对简洁许多，因此非常适合应用在三栅晶体管的制造中。

这一点，在Intel09年2月份注册的一份有关三栅晶体管掺杂方法的专利中也提到了，虽然这份专利描述的掺杂技术还是使用传统的离子束扫描型离子注入+鳍顶部保护层的方法，但是专利中同时写道：“作为另外一种变通的方法，可以使用PLAD技术来同时对鳍侧壁进行掺杂。”

另外一方面，Intel自己也承认22nm 三栅制程的成本相比22nm平面型晶体管制程的量产成本要高2-3%左右。在这种情况下，Intel控制成本的唯一手段就是使用等离子掺杂型离子注入设备。根据以前几次IEDM会议上发布的文件显示，大部分制作Finfet采用的工艺和材料都可以保持与传统平面型晶体管一致，包括制造HKMG栅极的工艺和材料。然而，目前来看至少Finfet和三栅技术在晶体管几何形状方面的变化，便意味着硅应变技术的实现需要采用新的材料和工艺来实现。而更多有关Intel 22nm三栅技术的制程细节，恐怕要等到明年的某个时候Intel才会公布出来，我们也只好耐心等待了。

ps：在解释双多晶硅栅离子注入（Dual Poly Gate implant）技术之前，我们首先要介绍一下什么是下图中所说的就地掺杂（In-situ doping）：

多晶硅栅掺杂杂质的方法主要有三种，一种是扩散法，第二种是离子注入法，第三种则是就地掺杂法。

扩散法首先淀积不含杂质的多晶硅栅，然后再淀积一层内含杂质的膜层，最后加热至900-1000度，加速杂质从玻璃膜中扩散到多晶硅栅中的速度；

离子注入法同样首先淀积不含杂质的多晶硅栅，然后分两次分别将N型和P型杂质轰击到多晶硅中，分别形成N型多晶硅栅和P型多晶硅栅，最后再高温退火激活注入的杂质。这里由于普通的离子束扫描型（ scanning beam-line implant 有时简称为BL（Beamline） tool或者II）离子注入法在射束能量较低的情况下其所能掺杂的杂质数量有限（因离子束扫描法若射束能量太低则无法完美实现高浓度掺杂），因此无法在N型多晶硅的基础上按要求将目标倒掺杂为浓度较高的P型多晶硅，故只能分两次分别将不含杂质的多晶硅掺杂为N型和P型，这样完成掺杂所需的步骤就显得较为繁多。

就地掺杂是在淀积多晶硅栅的同时向淀积用气体中直接加入N型或P型杂质，这样淀积后就可以直接形成N型或者P型多晶硅，当然这种技术只能淀积N型或P型一种多晶硅。


了解了就地掺杂的原理和普通离子束扫描型离子注入法剂量的限制之后，就很好理解利用PLAD实现双多晶硅栅离子注入工艺的过程了。如上面的图所示，首先利用就地掺杂淀积N型多晶硅栅，然后用光阻胶覆盖N型多晶硅栅，露出需要进行P+倒掺杂的N+多晶硅栅区，最后利用PLAD低能量大剂量的优势直接将N+多晶硅栅倒掺杂为P+多晶硅栅。对比上面的普通离子注入方法，双多晶硅栅离子注入法的工序数量明显减少。与上面提到的共形掺杂情况不同，这种应用属于PLAD在超浅结类应用中的优势。

CNBeta编译
原文：semimd