作为三星第一季度财报的一部分，该公司概述了其代工部门今年下半年的一些主要计划。该公司已确认，它仍将如期实现在今年下半年开始量产采用其 SF3（3 纳米级，第二代）技术的芯片的目标。与此同时，三星晶圆代工厂将于 6 月份正式发布 SF2（2 纳米级）工艺技术，该技术将提供性能和效率的双重提升。最后，该公司正在准备将其 4 纳米级技术的变体集成到堆叠 3D 设计中。

SF2 将于六月亮相

三星计划在 6 月 19 日举行的 2024 年超大规模集成电路研讨会（VLSI Symposium 2024）上披露其 SF2 制造技术的关键细节。这将是该公司基于全栅极（GAA）多桥沟道场效应晶体管（MBCFET）的第二个主要工艺节点。与前代产品相比，SF2 将采用"独特的外延和集成工艺"，这将使该工艺节点比基于 FinFET 的传统节点具有更高的性能和更低的漏电率（尽管三星并未透露与之比较的具体节点）。

三星表示，SF2 使 N 型和 P 型窄晶体管的性能分别提高了 29% 和 46% ，使宽晶体管的性能分别提高了 11% 和 23%。此外，与 FinFET 技术相比，它还将晶体管的全局变化减少了 26%，并将产品漏电率降低了约 50%。该工艺还通过加强与客户的设计技术合作优化 (DTCO) 为未来的技术进步奠定了基础。

在 SF2 的背景下，三星没有提到的一点是背面电源传输，因此至少目前没有迹象表明三星将在 SF2 上采用这种下一代电源路由功能。

三星表示，SF2 的设计基础架构（PDK、EDA 工具和授权 IP）将于 2024 年第二季度完成。一旦完成，三星的芯片开发合作伙伴就可以开始为这一生产节点设计产品。同时，三星已经开始与 Arm 合作，针对 SF2 工艺共同优化 Arm 的 Cortex 内核。

SF3：2024 年下半年有望实现

作为首家推出基于 GAAFET 节点的工厂，三星一直处于芯片制造的最前沿。但与此同时，这也意味着他们是第一个遇到并解决如此重大的晶体管设计变更所带来的不可避免的磨合问题的工厂。因此，虽然三星的第一代 SF3E 工艺技术已经投产不到两年时间，但迄今为止公开披露的采用该工艺制造的芯片都是相对较小的加密货币挖矿芯片--这正是在新工艺节点上表现出色的流水线部件。

有了这些经验，三星正准备利用 GAAFET 制作更大更好的芯片。作为其财报公告的一部分，该公司已确认其去年推出的更新 SF3 节点仍将按计划于 2024 年下半年投入生产。

SF3 从一开始就是一个更加成熟的产品，准备用于制造更大的处理器，包括数据中心产品。与它的前身 SF4 相比，SF3 承诺在相同功耗和晶体管数量下性能提升 22%，或在相同频率和复杂度下功耗降低 34%，逻辑面积减少 21%。总体而言，三星对这项技术寄予厚望，因为这一代 3nm 级技术有望与台积电的 N3B 和 N3E 节点相抗衡。

SF4：准备进行 3D 堆叠

最后，三星还在准备将其最终 FinFET 技术节点 SF4 的一个变体用于 3D 芯片堆叠。随着晶体管密度的提高不断放缓，三维芯片堆叠已成为不断提高整体芯片性能的一种方法，尤其是在现代多层处理器设计中。

有关该节点的详细信息还很有限，但三星似乎正在做出一些改变，以考虑/优化在三维堆叠设计中使用 SF4 芯片的情况，在这种设计中，芯片需要能够上下层通信。根据该公司的第一季度财务报告，三星预计将在本季度（第二季度）完成堆叠芯片 SF4 变体的准备工作。