CHIPS和《科学法案》（Science Act）的资助推动了一种兼具DRAM密度和SRAM速度的混合型存储器的研究。 混合增益单元存储器研究是加利福尼亚-太平洋-西北人工智能硬件中心的项目之一，该中心从美国国防部获得1630万美元。

一种新型双晶体管内存的互连器件，兼具速度和内存密度 图/斯坦福大学

斯坦福大学电气工程师H.S. 该中心主席 Philip Wong。 在逻辑和内存之间来回移动数据会减慢GPU的运行速度，这也是人工智能能耗的主要驱动因素。 在芯片上配备更快、更密集的内存将有助于缓解这些限制，但选择有限。 Wong 说："我们希望提供更好的选择，这样设计人员就能更好地进行优化，无论他们想要的是速度还是节能。"

Wong 的团队正在开发一种替代内存设计，它结合了 SRAM 和 DRAM 的优点。 DRAM 由晶体管和电容器组成，因此可以在相对较小的空间内存储大量数据，但读取数据的速度相对较慢。 SRAM 的读取速度更快，但单元相对较大，由多个晶体管组成。 斯坦福团队的增益单元存储器结合了 DRAM 的小尺寸和 SRAM 的快速度。

增益单元与 DRAM 相似，但使用第二个晶体管而不是电容器来存储数据。 数据以电荷的形式存储在第二个晶体管的栅极上，栅极是一种电容结构，可控制通过晶体管的电流。 普通 DRAM 中的电容会随着时间的推移泄漏电荷，读出数据时会破坏电容。 在增益单元中，读出信号是无损的。 事实上，读取晶体管在读出信号时会为存储晶体管提供信号增益。

斯坦福大学电气工程博士生 Shuhan Liu 对此介绍说："在 DRAM 中，每次读取信息都会破坏信息。增益单元表现更好，因为它增加了一个额外的读取晶体管。 读取的不仅仅是电荷，而是放大后的信号。"

不过，增益单元也有其自身的局限性。 当两个晶体管都是硅时，数据泄漏相对较快。Liu 和 Wong 克服了这些限制，他们将硅读取晶体管与氧化铟锡写入晶体管结合起来，制造出性能更好的混合增益单元存储器。 由此产生的器件可保持位超过 5000 秒（普通 DRAM 必须每 64 毫秒刷新一次），速度比类似的氧化物增益单元快约 50 倍。

佐治亚理工学院的电气工程师Shimeng Yu说，硅晶体管和氧化物晶体管的结合"减少了单元占用空间，而且氧化物晶体管的漏电流也很低，与硅-硅增益单元相比，混合存储器的数据保留时间提高了几个数量级。"

Wong 说，这些混合存储器单元可以集成到逻辑芯片上。这是一个重新构建计算机的机会。 这类设计可能会改变存储器的使用方式。超越只能访问闪存、DRAM 和 SRAM 的局限，就"像从 3 档自行车到 20 档自行车一样"。"