近二十年来，人们已经清楚地认识到，受摩尔定律启发的纯尺寸缩放不再是预测 CMOS 技术节点演进的唯一指标。第一个迹象出现在 2005 年左右，当时固定功率下的节点到节点性能改进（称为 Dennard 缩放）开始放缓。逐渐地，半导体行业开始用其他技术创新来补充以光刻为中心的缩放，以保持性能-功率-面积-成本优势：晶体管级的材料和架构探索、标准单元级的设计技术协同优化以及由 3D 集成技术实现的系统技术协同优化。

在晶体管层面，由于尺寸缩小而导致的性能下降源于短沟道现象。栅极长度大幅减少和导电沟道缩短的结合导致漏电流增加，即使栅极上没有施加电压也是如此。同样，源极和漏极对缩小沟道区域的影响也急剧增加。

这些短沟道效应推动了芯片行业从平面 MOSFET 过渡到 FinFET，最近又过渡到用于高性能计算应用的全栅 (GAA) 纳米片晶体管。这些架构创新使栅极能够重新获得对传导通道的静电控制。纳米片晶体管系列有望在与标准单元级创新相结合的情况下，以至少三代技术继续逻辑缩放路线图。其中包括先进的互连和中线方案以及背面供电网络 (BSPDN) 的引入。

互补 FET （complementary FET）或 CFET 将成为下一个游戏规则改变者，通过将 n 和 p 沟道堆叠在一起，可以进一步减少面积。Imec 预计将从 A7 节点开始引入它，将 imec 技术路线图至少延伸到 A3 代。就像在 GAA 纳米片晶体管中一样，栅极（现在为 n 和 p 所共有）完全包裹在 Si 沟道周围和之间，确保最大程度的静电控制。

2D材料入门

但最终，即使在 CFET 晶体管时代，短过道效应也会再次使进一步的缩放变得复杂。晶体管栅极和通道长度的不断减少需要更薄的半导体沟道来限制电流流动的路径，从而限制器件关闭时电荷载流子泄漏的机会。要将 CFET 晶体管移至传导通道长度低于 10nm 的 A2 晶体管技术节点，Si 沟道的厚度也应缩小到 10nm 以下。但在如此薄的 Si 沟道中，电荷载流子的迁移率和晶体管的导通电流开始急剧下降。

这正是 2D 半导体（尤其是过渡金属二硫属化物 (MX2)）提供机会的地方（图 1）。在这些半导体中，原子排列在层状晶体中，单层厚度仅为 ~0.7nm，从而允许非常薄的沟道。此外，它们有望保持相对较高的载流子迁移率，而与沟道厚度无关。这使得最终的栅极和沟道长度缩放成为可能，而无需担心短沟道效应。

先进节点中的 2D 材料集成：挑战

2D 沟道材料在最终缩小节点上所能实现的巨大性能飞跃引起了主要芯片制造商和该领域学术领袖的兴趣。令人鼓舞的是，他们已经开始在研发上投入大量资金，以克服在最先进节点中引入 2D 材料的障碍。2D 材料集成确实带来了一系列挑战，增加了 A2 节点引入的成本和集成工作量。

首先在2D 材料的沉积方面，存在沉积 2D 材料层的挑战。对于需要高性能设备的应用，可以遵循两种主要途径：(1) 在目标基板上直接生长 2D 材料，(2) 在“生长基板”上生长，然后将该层转移到目标基板。

2D 材料的直接生长通常需要特定的基底，并且需要在高温（~1000°C）下进行。如果需要与工业兼容的工艺和材料，则生长基底可能不适合诱导高结晶度——这会降低薄膜的性能。尽管如此，直接生长可以提供保形性、晶圆级覆盖率和与工业工艺的兼容性。

在第二种方法中，生长可以在外来的“理想”衬底（如蓝宝石）上进行，从而有利于高性能薄膜的生成和随后转移到目标晶圆上。转移本身可以在比直接生长情况低得多的温度下进行（约 300°C）。然而，转移引起的工艺步骤数量的增加可能会影响芯片制造工艺的成本和良率。

第二个挑战事关栅极堆叠集成，具体涉及栅极堆叠集成和电介质沉积。具有讽刺意味的是，2D 材料可以做得如此薄的原因也是使电介质沉积复杂化的原因。构成 2D 材料的各层通过非常弱的范德华 (vdW) 力垂直地相互结合，使表面大部分钝化 - 没有任何悬空键。这对在 Si 上效果很好的沉积技术的使用提出了挑战，包括依赖于与表面悬空键相互作用的原子层沉积 (ALD)（图 2）。

近年来，imec 和领先的芯片制造商取得了良好的进展，并已展示了具有集成栅极堆栈的 n 型纳米片 2D 沟道——尽管主要是在基于实验室的设备上。

低电阻源/漏接触

第三个主要挑战是低电阻源/漏接触的形成。对于 Si，源/漏接触是通过将金属与源/漏区接触而形成的，在界面处形成肖特基势垒。然后可以通过隧穿将电荷载流子注入源极。为了确保低电阻源/漏接触，应用了两种关键技术：(1) 源/漏区重掺杂；(2) 硅化物的形成。然而，这些使能技术很难在薄层 2D 材料上实现，这促使研究人员探索替代解决方案。

2D 材料的掺杂 2D 材料的掺杂不仅对于获得低电阻接触至关重要。它也是调整沟道中的阈值电压 (Vth) 和降低访问电阻所必需的。与 3D 材料不同，使用传统离子束注入对 2D 材料进行替代掺杂会大大降低材料的传输特性。由于其极薄的性质，即使替换晶格中的一个原子对 2D 材料的影响也比 3D 材料大得多。其他掺杂技术正在探索中（例如静电掺杂或表面掺杂），但仍然没有明确的解决方案。

p 型和 n 型 FET CMOS 技术应用依赖于 n 型和 p 型 FET 的组合。在标准 CMOS 技术中，Si 用于形成两种类型的 FET。但迄今为止尚未发现任何 2D 材料可以实现这一点：用于 n 型（例如 MoS2）的最佳材料不是用于 p 型 FET 的最佳材料（WSe2 最有前途）。

晶圆厂集成以及对提高可靠性和可变性的需求最后，直到最近，研究主要在实验室中进行，在那里可以在厘米级的试样上获得“hero”设备。然而，需要付出巨大的开发努力才能将这些工艺提升到工业规模，与 300 毫米晶圆集成兼容。同时，需要提高可靠性并大大降低可变性。

在性能较低的设备中引入 2D 材料

当领先的芯片制造商和大学团体正在寻求在最先进的 CFET 架构的传导通道中引入 2D 材料的解决方案时，imec 却选择了不同的方式——这是由许多集成挑战和预期成本所驱动的。

为了减少引入 2D 材料的工作量和预期成本，imec选择将它们分阶段引入不太先进的节点和性能较低的设备中。imec开始将模块开发和 300 毫米晶圆工艺开发重点放在平面 2D 设备上。当需要将它们集成到非常复杂的 CFET 架构中时，我们可以依靠我们所学到的知识。

2D 材料将已经引入 300 毫米晶圆厂，解决方案将准备好用于电介质沉积和源/漏接触形成，并且将探索提高可靠性和可变性的途径。下面将更详细地描述 imec 的方法。

A7 技术节点中的平面 2D nPFET

Imec 正致力于在 imec 逻辑技术路线图的 A7 节点中首先引入基于 2D MX2 的设备（图 3）。在未来这一代技术中，具有 Si 沟道的 CFET 将构成高性能逻辑 CMOS，电源将通过 BSPDN 路由到这些逻辑设备，最后一级缓存存储器可能通过先进的 3D 集成技术连接到逻辑 CMOS。平面 2D MX2 设备的机会是外围设备，位于后端生产线 (BEOL) 甚至晶圆的背面。想想低压差稳压器 (LDO) 和较低性能的电源开关，它们打开（和关闭）逻辑 CMOS 设备块。

imec 研究人员的模拟表明，具有 MX2 通道的平面 nMOS 设备非常有前景，适合此类应用。在晶圆背面或 BEOL 中，将有更多空间可用于实现它们。因此，与（昂贵的）正面对应物相比，它们的占用空间可以放宽，从而为更大的平面设备架构（n 型或 p 型）留出空间。对于这些应用，层转移是首选的沉积技术：BEOL 和背面处理都将可用的温度预算限制在 400°C 以下，以免降低正面已有设备的性能。在这些低温下（以工业兼容的方式）直接生长 2D 材料具有挑战性，因为它可能会导致质量差的层。

A3 节点中的平面 2D n 和 pFET ，将材料插入 imec A3 技术节点的开发工作也正在进行中。在这里，imec 预计将逐步过渡到 CMOS 2.0 - 这是一种范式转变，它允许通过将混合集成引入计算片上系统 (SoC) 来释放摩尔定律的潜力。它通过将 SoC 重新划分为不同的功能层（借助 STCO）并使用先进的 3D 互连和背面技术重新连接它们来实现这一点。无需为 SoC 的每个功能部分使用最先进的节点，而是可以使用最符合其约束条件的技术选项来构建功能层（图 4）。需要极端设备密度的层（例如，密集逻辑）将由最具规模的技术（即 CFET）组成。

CMOS 2.0 允许在 SoC 的不同层中顺利引入 2D 材料。例如，电源开关作为晶圆背面有源互连的一部分，或平面 MX2 设备作为内存层的一部分。

基于 2D 的 GAA 纳米片和 CFET 上述开发是在 300 毫米洁净室内进行的，与此同时，imec 也在探索在 GAA 纳米片晶体管中引入 2D 材料作为导电沟道。这些研究是在实验室规模上进行的，但确实使用了与晶圆厂兼容的工具和工艺。这些研究的目的是解决 2D 材料集成对纳米片特定模块的影响，这将与长期的 CFET 相关。考虑一下纳米片沟道释放（即去除牺牲层以形成纳米片沟道）、内部间隔层形成和替换金属栅极集成步骤。

在性能较低的平面 MX2 FET 上获得的经验：层转移、pFET 集成和可靠性提高。

300mm 模板化（templated growth）生长和层转移：实现均匀、高质量 2D 单层的可行途径 2D 材料的模板化生长和层转移是一种有趣的方法，可以在低于 400°C 的温度下在 300mm 目标晶圆上沉积高质量的 2D 材料层。通过模板化生长，使用预定义的“模板化”基板（例如蓝宝石）将 2D 材料的生长引导到一个单晶取向。之后，需要将横跨整个 300mm 晶圆表面的超薄层转移到目标晶圆上，而不会断裂。

在 2024 VLSI 上，imec 展示了 300 毫米 MX2 干式转移工艺流程（图 5），首次实现了可重复的工艺，在晶圆上具有出色的均匀性（>99.5% 的形态良率）。此外，与其他层转移方法相比，缺陷数量显着减少。获得这些突破性成果的关键是在高性能键合期间使用键合前沿引发，并在释放临时载体期间使用光子脱键。键合前沿引发基于首先在晶圆中心施加键合力，然后向边缘传播。这些技术被证明可以减轻空隙形成，提高键合均匀性，并且几乎不会产生残留物。

这使得层转移成为 2D 材料沉积的可行选择。所提出的工艺流程使用芯片行业众所周知的 300 毫米兼容制造步骤 - 在 3D SoC 和芯片集成的背景下。

层转移应用于实验室 GAA 纳米片：良好的层一致性和质量 imec 团队将从平面设备上的层转移中获得的经验应用于 GAA 纳米片测试工具。结果显示，实验室 MX2 nFET 具有出色的一致性、均匀性和层质量。层转移是一种有趣的纳米片通道形成方法（因此，也适用于 CFET），最好在低于 600°C 的温度下进行。

另外，imec 探索在较低温度下直接生长 2D 材料，只有在较小的选定区域沉积时才能实现优质层。

至于用于基于 2D 的平面 pFET 的 300 毫米集成平台。到目前为止，大多数集成工作都是在 n 型设备上进行的。在 IEDM 2023 上，imec 与英特尔合作，首次展示了 300 毫米集成平面 WSe2 pFET 晶体管，使用与 MoS2 nFET 类似的工艺流程 。这些团队还对晶粒尺寸对设备性能和可靠性的影响进行了清晰的分析。

提高可靠性和可变性的途径 前几年，imec 和维也纳技术大学 (Tibor Grasser 教授的团队) 在量化基于 2D 材料的设备的可靠性和可变性方面取得了进展。他们研究了二维层厚度、晶粒尺寸和取向以及二维生长模板等对 300 毫米集成 MX2 平面器件性能的影响。他们还能够找出可靠性和可变性问题的根本原因，目前正在努力寻找解决方案。

应对剩余挑战：共同努力

尽管世界各地的各种研究小组都取得了巨大的进步，但仍需要取得一些突破，以弥合先进节点大批量制造的差距。Imec 认为，与晶圆厂兼容的源极/漏极接触形成、可控掺杂以及 MX2 器件中 CMOS 的实现（即，将 p 型和 n 型 FET 集成在一起）是未来最关键的障碍。解决这些问题需要共同努力，包括行业领袖、大学团体和研究机构以及工具开发人员。

随着这些问题的解决，2D 材料的前景一片光明。它们不仅承诺从 A7 开始推进逻辑扩展路线图，而且它们的特性还允许将应用领域扩展到逻辑之外。得益于其极低的关态电流，它们显示出嵌入式 DRAM 应用的潜力——可能从 A7 节点开始。此外，“表面状”二维材料的传输特性非常容易受到干扰，这使得它们非常适合概率计算甚至机器学习应用。