内存行业以保守著称，通常倾向于渐进式改进而非革命性变革。 但是，当我们将目光投向本世纪末时，似乎很有可能看到 3D 单片堆叠 DRAM 的出现。 现在唯一的问题是，它将以何种形式出现，以及何时能够投入大规模生产。

闪存通过单片三维处理在容量方面取得了长足进步，而 DRAM 在实现类似的三维架构方面也面临着挑战。 主要障碍是需要足够大的电荷存储手段，通常采用电容器的形式。

要在单层 DRAM 芯片上增加数据存储量，最直接的方法就是缩小单元尺寸。 然而，传统 DRAM 设计中的垂直电容器会产生很厚的层，从而导致堆叠困难。 为了解决这个问题，一些努力集中于水平摆放电容器，而另一些则旨在完全消除电容器。

Lam Research 半导体工艺和集成全球高级经理 Benjamin Vincent 说："DRAM 正在追随 NAND 的脚步，向三维发展，以便在单位面积上构建更多存储。这对行业来说是件好事，因为它推动了内存技术的发展，而且每平方毫米更多的比特意味着生产成本的降低。"

值得注意的是，3D DRAM 可以指两个不同的概念。 一种是已投入生产的高带宽内存（HBM）。 不过，HBM 是一种堆叠式芯片内存，而不是像 3D NAND 闪存那样的单片芯片。

Synopsys 公司嵌入式存储器首席产品经理 Daryl Seitzer 告诉《半导体工程》，如果在 HBM 架构中采用单片式 3D DRAM 芯片，其开发将带来立竿见影的效果。他说："当商业上可行的 3D DRAM 面世，并且热管理等芯片堆叠难题得到进一步解决时，这对 HBM 提供商来说将是一个好消息，因为它引入了内存密度和能效改进，这将对数据中心和人工智能应用产生影响。"

优化 DRAM 单元的一种方法是通过先进的光刻技术缩小特征尺寸。 布鲁尔科技公司业务开发经理丹尼尔-索登（Daniel Soden）表示，为缩小尺寸而采取的最新措施是，在最先进的二维 DRAM 中，将 EUV 光刻技术与传统的 ArF SADP 和 SAQP 工艺相比较。

三星正在开发一种新的单元架构，旨在实现 4F2（F 为最小特征尺寸）的面积效率。 这种设计采用了垂直沟道晶体管，并将目前的 6F2 电池转换为 4F2。 不过，它需要新材料（包括铁电材料）和高精度来制造。

另一个很有前景的方向是将电容器侧放，以创建适合堆叠的较薄层。 Lam Research 提出了实现这一目标的若干想法，包括翻转电池、滑动位线和采用全栅极 (GAA) 晶体管。"蚀刻和沉积专家可能会对我们的模拟结果感到震惊，"Vincent 说。"例如，在我们的架构中，临界尺寸为 30 纳米、深度为 2 微米的沟槽都可以考虑蚀刻和填充。"

研究人员还在探索无电容 DRAM 设计。 其中一种选择涉及门控晶闸管，而另一种选择则采用与闪存中使用的浮动栅类似的浮动体。 Neo Semiconductor 公司提出了一种商业技术：采用双栅浮动体单元。Neo Semiconductor 首席执行官兼联合创始人 Andy Hsu 说："根据模拟，这种机制可以提高传感裕度和数据保留率。"

虽然这些进展前景广阔，但必须指出的是，3D DRAM 并非指日可待。 目前的所有努力都需要多年的开发和评估，才能获得商业上的认可。"新架构总是比实施现有方法更具挑战性，"索登说。