台积电Gate last HKMG 28nm HPL制程产品：赛灵思Kintex-7
我们首先从赛林思的Kintex-7 FPGA产品入手吧！Kintex家族产品是赛林思最近推出的28nm制程7系列FPGA芯片中的中端产品，该系列产品的设计诉求是达到最高的性能价格比，保持芯片的性能与其前代Virtex-6产品类似，但价格则减至前者的一半左右。
1-互联层，关键尺寸分析数据：
如图1所示，Kintex-7系列产品采用了11层金属互联层的设计，其中属于1x层的有第1-4层金属层，节距为96nm左右，这也是我们目前为止所见节距最小的产品。
图1 赛林思 Kintex-7 FPGA产品互连层纵剖图（点击放大）
根据我们初步的分析结果，栅极触点节距（Contacted gate pitch）为118nm，最小栅长则为33nm左右，当然由于置换栅技术的采用，我们无从准确地知道原始的多晶硅伪栅极的宽度，而这个宽度才是真正用于在自对准工艺中定义漏源极的重要尺寸。
2-Layout分析：
图2的顶视图则显示台积电在这款芯片中采用了限制条件较为严格的电路布局设计准则，过去在有关gatefirst和gatelast优劣的辩论中，类似的话题也曾被经常提及。图中可见这款产品采用了单向式布局（即通常所说的1D Layout，电路图像仅朝同一个方向延伸，与之相对的是曼哈顿式布局即通常所说的2D Layout，图像可朝水平和垂直方向延伸），并采用了许多虚拟栅来保证光刻尺寸变异性。不过这种单向式布局方式相比曼哈顿式布局，在电路密度方面的确有所下降。
图2 栅极以及有源层显微顶视图（点击放大）
从外表上看，芯片在制造过程中似乎使用了双重成像技术，并应用了Cut掩模板（Cut mask，即利用向垂直方向的图像来切断水平方向的图像）。由于FPGA芯片的布局灵活程度通常要比逻辑芯片要更好，因此这款芯片中采用了大量虚拟栅和虚拟有源区的布局设计。
3-HKMG栅极结构分析：
栅极结构方面，台积电这款28nm制程产品与Intel 45nm制程产品存在一些相似之处，这些我们可以在图3-4中看到。
图3 Intel 45-nm (左) 与台积电/赛灵思28nm HPL 制程（右）NMOS栅纵切图（点击放大）
图4Intel 45-nm (左) 与台积电/赛灵思28nm HPL 制程（右）PMOS栅纵切图
图中可见，两款产品的栅极都采用了以下的同样制作步骤：
1- 首先生成栅极底部的缓冲氧化层，该层的存在可保护High-k栅绝缘层；
2- 接着淀积High-k栅绝缘层；
3- 淀积PMOS/NMOS通用功函数金属层（一般是TiN材料为主）；
4- 接着淀积多晶硅牺牲栅极；
5- 用自对准工艺进行漏源极离子注入，漏源极高温退火处理；
6- 淀积互联介电层，并进行平坦化处理，直至多晶硅栅极顶部暴露在外；
7- 多晶硅牺牲栅蚀刻；
8- PMOS/NMOS金属栅形成并进行平坦化处理。
可见与Intel 45nm制程产品采用的High-k first+gate last HKMG工艺类似（Intel 32nm制程产品已升级为采用High-k last+gate last工艺），台积电28nm HPL产品同样采用了High-k first-gate last工艺。
当然两者也存在一些区别，主要在以下几点：
1- 台积电这款芯片中并没有采用嵌入式SiGe硅应变技术；
2- 台积电这款芯片的PMOS栅极中可见存在一个厚度较大的高密度金属层，而Intel的产品中没有类似的结构；
3- 台积电芯片的栅极顶部并未见有采用可施加应力的介电层结构；
4- 台积电芯片栅极的侧墙结构与Intel不同，应该是具备对漏源极进行微调的功能。
过去，Intel曾宣称在NMOS晶体管中可以利用金属栅极和触点结构来向NMOS管的沟道施加应力；我们推测台积电可能也有采用类似的技术，但是其触点的位置距离栅极边缘的距离显然更大，不太可能起到产生应力的作用。另外一方面，我们并没有看出PMOS管上有使用特殊的应变技术，因此其PMOS管中采用的应变技术（如果真有采用的话）机理未知，当然PMOS栅极中较厚的高密度金属层也许有形成应力的功用。
不过，大家不要忘记这款芯片采用的是28nm HPL制程，而这个级别制程的产品一般对管子的电流驱动能力要求并不如HP等高性能制程，因此一般这个级别制程产品中不会应用嵌入式硅锗技术。
目前有关这款产品的详细分析工作还在进行中，需要了解更多细节的读者可以参阅这个链接。
Globalfoundries Gatefirst HKMG工艺32nm AMD Llano A6集显处理器：
相比之下，另外一款样品芯片，AMD的Llano A6集显处理器我们的分析工作则才进行到初级阶段，因此目前我们只能提供一些产品/核心图片给大家先饱饱眼福了。
AMD A6-3400M Llano APU （点击放大）
AMD A6-3400M Llano APU Die（点击放大）
另外，CICC09会议上，Globalfoundries曾经展示过其试验型HKMG芯片的晶体管图片，在此一并贴出，也许会给我们带来一些有益的启发。
图7 Globalfoudries Gatefirst HKMG 晶体管纵剖图（点击放大）
最后，当然也不能忘了文章开头提到的松下32nm HKMG芯片的晶体管纵剖图：
松下Gatefirst HKMG工艺32nm制程晶体管纵剖图（点击放大）
补充材料1：
Chipworks网站成立的初期，为了打知名度，过去曾经免费公开过一些对Intel 45nm制程处理器制程分析的较详细内容，以下是他们给出的栅极堆叠结构纵剖分析图和栅极制作工序分析。
栅极结构示意图：
PMOS
NMOS
制作工序：
1- 依次形成SiO2缓冲氧化层→High-k栅绝缘层→PMOS/NMOS通用TiN功函数金属层(因其位于High-k层上方，因此有时又被称为capping layer) →多晶硅牺牲栅淀积；
2- 多晶硅牺牲栅淀积→漏源极离子注入+退火→漏源极触点金属化→CESL蚀刻停止层淀积；
3- 多晶硅牺牲栅蚀刻；
4- PMOS/NMOS栅极同时淀积Ta+较厚TiN金属势垒层（由Ta和底部的TiN通用功函数金属层完成对PMOS栅极的功函数值调节）；
5- NMOS中的Ta+较厚TiN金属势垒层蚀刻（有较少量Ta残余）→PMOS/NMOS栅极同时淀积NMOS用TiAl功函数金属以及金属栅填充材料TiAl；
6- 对金属栅进行低温热处理，令NMOS中第二层功函数金属TiAl中的Al扩散至底层的TiN通用功函数金属层，形成TiAlN，至此完成NMOS栅极的功函数调节（NMOS栅极功函数由TiAl和底层的TiAlN决定）。
由于High-k和通用功函数金属层TiN是先于漏源极退火工步淀积，可见Intel 45nm HKMG并非如Intel在各种材料（也包括其专利文件）中所说的那样采用的是100%的gatelast工艺（Intel只承认是High-k first+metal gate last）。当时人们还为此展开了一场大辩论，不过intel 45nm产品最后用实际的性能表现封住了大家的嘴，并且在32nm节点将High-k绝缘层的成型也调整到了漏源极退火工步之后，从45nm时的High-kfirst+metal gate last升级到了High-k last+metal gate last。
补充材料2：
台积电2011年1月份审批通过的一份专利中，描述了一种采用High-k first+gate last HKMG工艺制作的NMOS管金属栅极结构，如下图所示，也许可以供大家参考。
CNBeta编译
原文：chipworks