之所以最近NAND闪存芯片厂商开始对垂直型晶体管技术大表热衷，其原因在于要想在下一个节点制程继续发展现有的平面型晶体管技术，其成本代价将过高--影响成本的主要因素则是光刻的难度。而初期推出的采用垂直型晶体管技术的NAND闪存芯片，则仅需采用半节距尺寸为55nm的设定--而且很有可能仅需使用干式光刻机即可制造。不仅如此，制造垂直型晶体管结构NAND芯片的工序也并不十分复杂。以三星的TCAT工艺为例，其工序为首先通过交替淀积多个氧化层和氮化层的方法形成叠层，然后使用湿法蚀刻将叠层中的氮化硅即氮化层蚀刻掉，最后填充钨材料形成字线，位线及触点结构。
据Novellus公司的执行副总裁Fusen Chen介绍，如果继续使用平面型晶体管技术，那么今年用于制造NAND芯片的制程技术便已经被推进到20nm节点，到2013年，制程技术则需要进一步推进到1Xnm制程级别。如此，便必须使用193nm液浸式光刻+自对准四重成像技术，或者EUV光刻技术来制造芯片，而两种解决方案的成本“都是非常高的”。为了避免光刻成本提升过快，Chen表示垂直型晶体管结构的NAND闪存“将在2013年的时间点启动”。
除了光刻方面的难题之外，要想继续走平面型晶体管技术的老路，材料方面也存在难题需要解决。据应用材料公司的高管 Gil Lee表示，节点制程提升到1xnm级别之后，为了控制寄生电容值，必须对浮栅的形状进行控制，同时还需要应用Airgap技术。另外，此时平面型结构将面临浮栅与控制栅之间的介电层厚度（inter-poly dielectric）很难进一步缩小的问题，需要改变现有的控制栅+浮栅的结构，改用电荷捕获型栅极结构（(Charge Trapping Type)），在控制栅下方布置O-N-O或更复杂的分层结构（比如三星便计划采用的MENOS，便采取了金属栅+氧化铝阻挡氧化物+氮化硅电荷捕获层+二氧化硅隧穿介电层的结构）。
Lee认为：“厂商们何时会将垂直型晶体管技术应用到NAND闪存的制造中，这就要取决于他们能将现有的平面型晶体管技术推进到多远了。而转向垂直型晶体管技术之后，芯片的制程尺寸方面则可以继续保持缩减趋势。”
Novellus公司的高管Bart van Schravendijk则认为，到2013年前，不论是否使用EUV光刻技术，NAND芯片厂商都需要应用双重成像乃至四重成像技术。“如果把EUV和自对准多种成像技术结合在一起，那么成本将变得非常昂贵。相比之下，采用垂直型晶体管技术则暂不会在光刻技术方面遇到很多问题.另一方面，基于TSV的三维堆叠技术也正在兴起。”
NAND芯片厂商八仙过海各显其能：
不过，各家厂商实现垂直型晶体管结构的方法则各有不同。东芝和三星较为倾向于采用电荷捕获型栅极结构的垂直型晶体管；Hynix则倾向于采用传统浮栅栅极结构的垂直型晶体管。而且，在栅极制作工艺方面，也分为Gate-last和Gate-first两种工艺流派。
垂直型晶体管结构NAND闪存芯片技术的主要实现难点：
在Semicon West2011会议的TechXPOT环节， Lee和van Schravendijk则为大家介绍了实现垂直型晶体管结构NAND闪存芯片技术的主要难点。
Lee认为，要淀积多层结构，必须要使用淀积周期较短的等离子化学气相沉积（PECVD）方法，而高深宽比图像的蚀刻则对蚀刻工艺的蚀刻方向选择性提出了较高的要求。另外，控制栅尺寸的缩减则对各项异性蚀刻工艺的控制提出了更高的要求。此外，高深宽比的晶体管隔离结构（如STI）则要求用于填充STI的材料为流体形式，这对CVD化学气相淀积设备提出了更高的要求。
Lee称，应用材料公司认为要对多层结构进行淀积的最佳方案，是让这些多层结构在同一个设备中一次完成淀积，这样才能满足膜层微粗糙度小于1nm的极高要求。另外多层结构中接触孔则要求达到80：1的极高深宽比。这部分的关键尺寸控制要求甚至已经超过了对光刻关键尺寸的控制要求，同时还要求制造工艺的产出量能够保持很高的水平。
Van Schravendijk则表示，三维多层结构的实现对蚀刻工艺的形貌控制，原子尺度薄膜的淀积均匀度都提出了很高的要求，此外，钨塞的填充工艺，晶圆弯曲度控制，洁净度控制以及成本控制方面的要求也更高。“如果能够很快地在氧化层淀积处理和SiN层淀积处理之间切换（当然要保证不能有污染物颗粒生成），那么三维NAND芯片的生产成本便可以保持在较低的水平.另外，蚀刻由氧化层和氮化层组成的多层结构时，蚀刻工艺也应具备较高的选择性。”可喜的是，对比1Xnm级别平面型晶体管NAND的制作可能需要动用EUV光刻设备而言，“三维晶体管结构的NAND芯片在制作时并不需要使用EUV光刻机，光刻技术方面的要求暂时不会是这种芯片制作的关键因素。”
这样，NAND芯片的制造技术要求，便从对光刻技术密集型的，基于平面型结构晶体管的NAND芯片，转换到了对淀积/蚀刻技术密集型的，基于三维结构晶体管的NAND芯片。而几家主要的半导体制造设备厂商也对后者的重视程度也在逐步增长。
Novellus公司制程应用部门的副总裁Girish Dixit表示，在之前于东京召开的2011年VLSI技术年会上，垂直型晶体管结构的NAND芯片成为了会上人们讨论的中心议题之一。根据有关讨论小组的讨论结果，人们一致认为垂直型晶体管结构的NAND芯片2013年将启动试产。
他介绍说：“由于芯片厂商们在现有的平面型浮栅结构上继续微缩制程尺寸时遇到了许多技术上的限制和困难，因此许多厂商都已经开始研究与此有关的课题。厂商们试图确定出要在1Xnm级别制程节点继续使用平面型结构，其产品在可靠性和耐久性方面能否满足顾客的要求。而要继续微缩平面型结构的晶体管，他们必须动用四重成像或EUV光刻技术。”
最近，东芝公司宣布已经在其位于日本四日的芯片厂中建成了一条新的生产线，东芝还宣称这间工厂将被用来生产高等级制程的平面型结构NAND芯片，也可以满足垂直型结构NAND芯片的生产要求，有趣的是，东芝故弄玄虚地将垂直型结构NAND芯片称为“后NAND时代闪存芯片”。
Chen则认为，平面型结构的NAND芯片其位密度极限在128Gbit或256Gbit水平。而采用垂直型结构技术之后，初期的55nm制程对电路设计准则的限制并不多，而且“需要进行光刻的图像层数也并没有增加，有的图像可以一次光刻成型。”据他认为，“垂直型结构制作的难点转移到了淀积/蚀刻工艺方面。NAND芯片厂商的生产工艺必须保证在蚀刻由氧化层和氮化层组成的多层结构时，蚀刻工艺应具备较高的选择性，在蚀刻掉氮化层的同时保持氧化层的完整。因此必须对材料的属性进行调整，这样才能保证膜层的低瑕疵率。”
Chen还认为，垂直型晶体管结构的NAND闪存技术的核心内容在于氧化层与氮化层薄膜组成的堆叠结构的制作技术。这种堆叠结构制成之后，再把叠层中的氮化层蚀刻掉，并以钨材料取而代之，而保存下来的氧化层则起到隔开各个用作存储单元的晶体管的作用。他介绍说：“这种由氧化层和氮化层组成的32层堆叠结构的形貌必须保持极高平整度，均一性必须控制在1%以内，而且内部不能残留有任何空气泡。”
Dixit则表示，垂直型晶体管结构的NAND闪存技术投入实用的时间点“肯定不需要等到5年以后。在今年的VLSI大会召开之前，有人还认为其时间点可能要等5-6年。而现在，人们普遍认为我们只需要再等2-3年就可以看到这项技术投入实用。”
Novellus的COO Tim Archer则表示，在过去的2000-2008年中，NAND闪存芯片的成本以很快的速度下降。但自那以后，折算到位的芯片成本进一步压低的难度则开始逐渐增加。而转移到垂直型晶体管的NAND闪存芯片技术路线后，闪存芯片厂商将可以避开光刻成本高昂的不利因素，而同时芯片的核心尺寸又可以因为采用了多层存储结构而进一步缩小。
最后，Archer在Semicon West2011大会上表示，NAND闪存芯片厂商未来有可能不会走16nm制程+多位元存储架构平面型晶体管结构NAND闪存的路线，相反，他们有可能改走55nm制程+每个NAND记忆串列由32对存储单元组成的技术路线。“这样可以给NAND闪存芯片厂商带来巨大的成本优势，随之而来的则会是固态硬盘业的大兴盛。”
CNBeta编译
原文：semimd